Gaya APA
Istiyanto, J, E. (2023).
Simulasi dan sintetis rangkaian digital dengan logisim dan vhdl .
Sleman:
Gadjah Mada University Press.
Gaya MLA
Istiyanto, Jazi, Eko.
"Simulasi dan sintetis rangkaian digital dengan logisim dan vhdl".
Sleman:
Gadjah Mada University Press,
2023.
Text.